存储芯片品类以及生产工艺的基本常识
存储芯片大类主要分DRAM（内存，断电丢数据）、NAND Flash（闪存，断电保留数据），二者都属于半导体存储器，但器件原理、制造核心难点、工艺天花板完全不一样；另外还有新型高带宽衍生产品HBM、HBF，是在DRAM/NAND基础上做的堆叠集成。
一、DRAM（动态随机存储器，电脑/服务器内存、HBM的基础裸片）
基础单元：1个晶体管 + 1个电容（1T1C）。靠电容里面保存电荷代表0/1；电容会漏电，必须定时刷新。
DRAM的核心矛盾：要在极小的单元面积内，维持足够电荷量，漏电必须压到极低，单元一致性要求极高，容错率很低。
DRAM分两大器件架构路线，这是最关键的分水岭：
1. BWL埋入字线 + 沟槽电容（长鑫路线，源自奇梦达）
电容是向下往硅衬底深挖沟槽来储存电荷。
✅优点：早期节点单元面积小，工艺成熟，用来做普通DDR、LPDDR消费级/服务器内存，可以稳定量产。
❌天花板：制程不断微缩，沟槽深度越来越大、孔径越来越小，深宽比急剧上升。刻蚀很难保证沟槽侧壁光滑、底部不畸变；介质薄膜沉积、漏电控制难度指数上涨。LPDDR6基本摸到这条路线的物理上限。
👉拓展HBM：HBM不是在晶圆内部做薄膜堆叠，是把做好的DRAM晶圆切割成裸片，用TSV硅通孔多层堆叠封装。裸片本身的单元漏电、一致性短板，再叠加TSV、键合缺陷，只要任意一层裸片失效，整颗HBM报废，良率衰减非常严重。
2. BWL埋入字线 + 堆叠电容（三星、SK海力士、美光主流路线）
电容向上在硅表面堆叠生长，不用深挖硅衬底。深宽比压力可控，微缩迭代空间更大，更容易持续缩小单元、做更高密度，是高端DRAM、HBM长期迭代的底层架构。

一句话区分两条DRAM路线：沟槽电容向下挖，越挖越难；堆叠电容向上堆，迭代空间更宽裕。

二、3D NAND Flash（固态硬盘、U盘、手机闪存，HBF的基础裸片）

早期是2D平面NAND，现在商用全部是3D NAND。单元是电荷俘获型晶体管，一串存储单元垂直堆叠在硅片上方，不是平铺在硅表面。
核心工艺难点不在平面光刻微缩，而在：多层氧化硅/氮化硅薄膜交替沉积，然后一次性刻蚀一根贯穿上百层薄膜的高深宽比垂直通道孔。孔不能歪、不能断、上下孔径均匀，薄膜应力控制是重中之重。
3D NAND两大架构：

1. CnA（CMOS on Array 传统架构）
存储阵列和外围逻辑电路做在同一张晶圆。
缺点：阵列工艺和逻辑工艺诉求冲突，互相牵制。层数越高，薄膜应力、晶圆翘曲问题越严重，迭代到很高层数越来越吃力。
2. Xtacking（晶栈，长江存储自研架构）
解耦！把存储阵列晶圆、外围逻辑晶圆分开独立制造。

- 阵列晶圆：专心做几百层薄膜堆叠、刻蚀垂直通道孔，只优化存储单元；
- 逻辑晶圆：单独用适合逻辑电路的工艺做译码、驱动电路；
两片各自优化完成后，用高密度铜铜混合键合把两片晶圆贴合互联。
✅优势：消除同片晶圆工艺互相妥协的矛盾，堆叠层数提升的阻力大幅下降，这是长存能稳定做到294层的底层原因。

重要补充：Xtacking是集成架构思路，不是只适用于NAND。江城实验室已经把这套“阵列/逻辑双晶圆分离+铜铜键合”思路迁移到DRAM完成中试验证；但架构不能消除存储单元本身的物理极限。

重点区分两个“堆叠”，全网博主最容易混淆：
①3D NAND堆叠：晶圆制造阶段，在单硅片内部沉积上百层薄膜（晶圆内堆叠）
②HBM堆叠：晶圆做好DRAM裸片之后，封装环节把多块裸片叠在一起，TSV互联（封装堆叠）
完全两套工艺，不能混为一谈！

三、HBM 和 HBF（高带宽衍生产品，很多自媒体混淆）

1. HBM：基于DRAM裸片做封装堆叠。本质还是DRAM，易失性存储，纳秒级延迟，支持高频随机读写。GPU训练、热KV缓存必须用它。
短板：容量小、单价昂贵；堆叠层数越高，综合良率越难控制。
2. HBF：长江存储基于Xtacking的3D NAND开发的高带宽闪存。非易失，微秒级延迟，随机写入弱、擦写次数有限。
定位：近GPU大容量存储，存放模型权重、冷KV缓存。不能替代HBM，二者互补。